Вопрос: Что делает кеш-память L4 на некоторых процессорах?


Все современные многоядерные процессоры имеют как минимум трехуровневый кеш (см. Зачем нам нужно несколько уровней кеш-памяти?).

L1 является самым быстрым и наименьшим, L2 имеет немного большую задержку, но больше, а L3 содержит данные, которые распределяются между всеми ядрами в процессоре (и еще больше и даже медленнее). Все хорошо и хорошо.

Однако поиск фразы «L4 Cache» не дает пустых результатов. По-видимому, некоторые процессоры, которые включают в себя кеш L4 (по-видимому, у Intel Broadwell i7-5775C есть 128 МБ eDRAM, реализованный как кеш L4).

Кто-нибудь знает, для чего нужен кеш L4? Я не могу найти документацию относительно ее цели и функции.


2
2018-05-06 16:07


Источник


Здесь есть схема: anandtech.com/show/9582/... , Обратите внимание, что Intel перестала использовать eDRAM как L4 с новейшими процессорами. - David Marshall
@DavidMarshall - Я ценю, что статья позволила мне расширить мой ответ, и отметим, что Intel в принципе прекратила использование реального кэша L4 с их архитектурой Skylake. - Ramhound


Ответы:


Кэш уровня 4 (кеш L4) - это способ связать кеш уровня 3, к которому могут обращаться ЦП и кэш L4, к которым могут обращаться как CPU, так и GPU.

Уровень 4 встроенного кеша был введен Intel, начиная с их   Хасуэллская микроархитектура. Кэш уровня 4 использует встроенную DRAM   (eDRAM), в том же пакете, что и встроенный графический процессор Intel. Эта   кеш позволяет динамически распределять память между включенными   GPU и CPU, и служит в качестве кэша-жертвы к кэшу L3 процессора.

Источник: Википедия - кэш процессора

Это текущее представление eDRAM для Haswell и Broadwell   процессоры. Здесь мы видим, что к eDRAM обращается магазин L4   теги, содержащиеся в LLC каждого ядра, и в результате действуют больше   как кеш жертвы для L3, а не как динамический произвольный доступ   памяти. Любые инструкции или аппаратные средства, требующие данных   от eDRAM приходится проходить через LLC и выполнять преобразование тегов L4,   ограничивая его потенциал (хотя ускорение некоторых конкретных   рабочих нагрузок благодаря двунаправленному интерфейсу с пропускной способностью 50 ГБ / с.

enter image description here

Этот кэш L4 оставался в микроархитектуре Intel на протяжении всей жизни Haswell и Broadwell.

В Skylake структура eDRAM изменяется:

enter image description here

Вместо того, чтобы действовать как кеш псевдо-L4, eDRAM становится DRAM   буфером и автоматически прозрачным для любого программного обеспечения (CPU или IGP), которое   требуется доступ к DRAM. В результате, другое оборудование, которое сообщает   через системный агент (например, устройства PCIe или данные из   чипсет) и требует, чтобы информация в DRAM не нуждалась в навигации   через кеш L3 на процессоре.

Далее в статье указывается, что:

Хотя цель eDRAM должна быть настолько плавной, насколько это возможно, Intel   позволяет контролировать уровень на уровне водителя, позволяя   текстуры, большие, чем L3, для размещения только в eDRAM, чтобы   предотвращать переписывание данных, содержащихся в L3, и переписывать   это для других рабочих нагрузок.

Anandtech - Архитектура запуска мобильных настольных компьютеров Intel Skylake


6
2018-05-06 16:44